STM32F373CCT6系统架构和内存概述
系统架构
主系统包括:
•五个主:-Cortex®-M4与FPU核心I-bus-Cortex®-M4与FPU核心D-bus-Cortex®-M4与FPU核心S-bus-GP-DMA1和GP-DMA2(通用dma)•五个从:-内部SRAM -内部闪存(ICODE和DCODE) -AHB到APBx (APB1或APB2),连接所有APB外设-AHB专用于GPIO端口
该总线将带有FPU核心的Cortex®-M4的指令总线连接到BusMatrix。这个总线被核心用来获取指令。该总线的目标是包含代码的内存区域(Flash和SRAM)。
该总线将带有FPU核心的Cortex®-M4的数据总线连接到BusMatrix。这个总线被核心用于字面负载和调试访问。该总线的目标是包含代码或数据的内存区域(Flash和SRAM)。
该总线将带有FPU核心的Cortex®-M4系统总线连接到BusMatrix。
该总线用于访问位于外设或SRAM区域的数据。即使这个总线比ICode总线效率低,也可以在这个总线上获取指令。
该总线的目标是32kbyte SRAM, AHB2APB桥接器,AHB I/O端口。2.1.4 S3, S4: dma -bus该总线将dma的AHB主接口连接到管理不同master对闪存,SRAM和AHB外设的访问的BusMatrix。仲裁方案采用Round - Robin算法。总线矩阵由5个从(FLASH ITF, SRAM, AHB2APB桥接和AHB I/O端口)和5个主(CPU系统,DCODE和ICODE总线,DMA1和DMA2总线)组成。以下小节描述连接到AHB子系统的所有外设。AHB/APB桥两个AHB/APB桥提供AHB和2个APB总线之间的全同步连接。APB1限制在36 MHz, APB2在全速(72 MHz)运行。参见第2.2.2节:第40页的内存映射和寄存器边界地址,了解连接到此桥的外设的地址映射。每台设备复位后,所有外围时钟都被禁用(除了SRAM和FLITF)。在使用外设之前,必须在RCC_AHBENR、RCC_APB2ENR或RCC_APB1ENR寄存器中启用它的时钟。